Как компилятор SystemVerilog знает, как разделить два аргумента в макросе?

У меня есть этот макрос:

`define do_code(DO_SOETHING, ID) \
    fork \
       begin \
          ``DO_SOMETHING`` \
       end \
       begin \
          $display("%s",ID.name()); \
       end \
    join_any \
    disable fork; \

и я использую его как таковой:

`do_code($display("%s",argA.name()), argB)

Как компилятор знает, как правильно разделить два входных аргумента макроса:

DO_SOMETHING = $display("%s",argA.name())
ID = argB

Почему бы не разбить его на:

DO_SOMETHING = $display("%s"
ID = argA.name()), argB

???