Как включить модули vhdl в файл systemverilog
Я пытаюсь использовать два модуля vhdl в своем проекте systemverilog в vivado. (которые находятся в одном проекте)
Я попытался использовать ключевое слово include в начале, что не дало мне ошибок, но не удалось синтезировать, вот ошибка
[Synth 8-2715] синтаксическая ошибка около -- ["C:/Users/Batuhan/Desktop/fpga_VHDL_uart/Sonar_FPGA-master/src/MCU_UART_RX.vhd":1]
Строка, которую он показывает, является первой строкой файла vhdl, который просто
-----------------------------------------------------------------------------
Поэтому мне было интересно, как правильно включать другие модули
Можете ли вы объяснить больше, пожалуйста? О том, как скомпилировать оба в независимые объекты.
Ответы 1
Просто создайте их. Основываясь на вашем сообщении об ошибке, я предполагаю, что вы хотите добавить модуль MCU_UART_RX в свой тестовый стенд. Так что если у вас есть модуль Foo
entity Foo is
Port ( Clk : in STD_LOGIC;
DataIn : in STD_LOGIC;
DataOut : out STD_LOGIC
);
end Foo;
вы можете добавить этот модуль в свой тестовый стенд System Verilog, написав
bit SimulationClock;
bit SimulationDataIn;
bit SimulationDataOut;
Foo DUT(
.Clk(SimulationClock),
.DataIn(SimulationDataIn),
.DataOut(SimulationDataOut)
);
Я думаю, вы имели в виду .DataOut в третьем порту.
да. Извините за эту опечатку. Я починил это.
Вы не можете просто «включить» файл VHDL в файл SystemVerilog. Вам нужно скомпилировать оба в независимые от языка объекты, а затем как-то их объединить.