Как выполнить расширение бит в системе Verilog?
Я хочу реплицировать один бит в определенное время, используя оператор репликации {}, но я получаю только первый бит, как я хочу, а другие - нули, независимо от того, равен ли бит нулю или единице.
module(logic output [7:0] a);
assign a = {8{1}};
endmodule
Я получаю равно 00000001 Не 11111111
Стоит ли изучать PHP в 2026-2027 годах?
Привет всем, сегодня я хочу высказать свои соображения по поводу вопроса, который я уже много раз получал в своем сообществе: "Стоит ли изучать PHP в...
Поведение ключевого слова "this" в стрелочной функции в сравнении с нормальной функцией
В JavaScript одним из самых запутанных понятий является поведение ключевого слова "this" в стрелочной и обычной функциях.
Приемы CSS-макетирования - floats и Flexbox
Здравствуйте, друзья-студенты! Готовы совершенствовать свои навыки веб-дизайна? Сегодня в нашем путешествии мы рассмотрим приемы CSS-верстки - в...
Тестирование функциональных ngrx-эффектов в Angular 16 с помощью Jest
В системе управления состояниями ngrx, совместимой с Angular 16, появились функциональные эффекты. Это здорово и делает код определенно легче для...
Концепция локализации и ее применение в приложениях React ⚡️
Локализация - это процесс адаптации приложения к различным языкам и культурным требованиям. Это позволяет пользователям получить опыт, соответствующий...
Пользовательский скаляр GraphQL
Листовые узлы системы типов GraphQL называются скалярами. Достигнув скалярного типа, невозможно спуститься дальше по иерархии типов. Скалярный тип...
2
0
3 763
1
Перейти к ответу
Данный вопрос помечен как решенный
Ответы 1
Ответ принят как подходящий
В Verilog необоснованный литерал (например, 1) является (а) десятичным, (б) знаковым и (в) 32-битным. Из-за (с),
{8{1}}
такой же как
{8{32'sb00000000000000000000000000000001}}
это 256-битное число, которое затем усекается до 8 бит, когда ему присваивается a. Вот почему вы получаете a равным 8'b00000001.
Тебе нужно
{8{1'b1}}
а = {8{другой ввод[5]}}
—
01.04.2019 21:11
Другие вопросы по теме
Неожиданное поведение с оператором force внутри интерфейсной задачи
Как управлять режимом округления действительного числа в systemverilog
Использование поиска в массиве внутри поиска в массиве
Использовать сигнал уже установленного модуля
Вопрос о срабатывании всегда блокируется
Почему не «почтовый ящик» вместо «интерфейс» в тестовом стенде systemverilog
В чем преимущество использования макроса вместо функции для отображения сообщений?
Обозначение шины в Verilog
Как изменить эти модули, чтобы связь была двунаправленной (inout)?
Оператор assign с использованием переменной виртуального интерфейса
Похожие вопросы
Проблема с HDLBits: спроектируйте счетчик 1-12 со следующими входами и выходами
Verilog - увеличить локальный параметр в блоке генерации
Как исправить мои текущие ошибки часов / данных регистра MIPS 32 SCP
Использовать сигнал уже установленного модуля
Вопрос о срабатывании всегда блокируется
Обозначение шины в Verilog
Verilog - вывод модуля, остающегося в неизвестном состоянии при моделировании
Как объявить входы и выходы, когда они противоположны для разных модулей процессора в verilog?
Возможно ли рекурсивное создание экземпляров в Verilog?
Как получить сигналы иерархии с похожим именем?
Спасибо . В этом случае он работал нормально, но если вы хотите расширить определенный бит из другого ввода, например a = {8anotherInput[5]}; это делает ту неправильную вещь