Как заменить комбинационную память на ASIC-ячейку в Chisel
Я пытаюсь выполнить синтез ASIC для процессора Rocket, который написан Chisel. Он автоматически генерирует файлы * .conf и * .behave_srams.v. Итак, я легко могу заменить SeqMem на ASIC SRAM. Однако для «Mem», который является комбинационной памятью, всегда меняют на регистровую. Как я могу заменить Mem на комбинационную память ASIC или регистровый файл ASIC? Есть ли возможность для этого при генерации Verilog?
Стоит ли изучать PHP в 2023-2024 годах?
Привет всем, сегодня я хочу высказать свои соображения по поводу вопроса, который я уже много раз получал в своем сообществе: "Стоит ли изучать PHP в...
Поведение ключевого слова "this" в стрелочной функции в сравнении с нормальной функцией
В JavaScript одним из самых запутанных понятий является поведение ключевого слова "this" в стрелочной и обычной функциях.
Приемы CSS-макетирования - floats и Flexbox
Здравствуйте, друзья-студенты! Готовы совершенствовать свои навыки веб-дизайна? Сегодня в нашем путешествии мы рассмотрим приемы CSS-верстки - в...
Тестирование функциональных ngrx-эффектов в Angular 16 с помощью Jest
В системе управления состояниями ngrx, совместимой с Angular 16, появились функциональные эффекты. Это здорово и делает код определенно легче для...
Концепция локализации и ее применение в приложениях React ⚡️
Локализация - это процесс адаптации приложения к различным языкам и культурным требованиям. Это позволяет пользователям получить опыт, соответствующий...
Пользовательский скаляр GraphQL
Листовые узлы системы типов GraphQL называются скалярами. Достигнув скалярного типа, невозможно спуститься дальше по иерархии типов. Скалярный тип...
1
0
82
1
Ответы 1
К сожалению, текущий поток поддерживает только замену SeqMems. Было бы хорошо, если бы его расширили для поддержки комбинационной памяти. В настоящее время лучше всего было бы просто создать экземпляр комбинационной памяти ASIC в виде черных ящиков непосредственно в Chisel.
Другие вопросы по теме
Как пройти через определение похожих регистров в Chisel (regmap)
Тестирование DSPComplex ROM
Изменение синхронизации в RocketSubsystemModuleImp из System.scala
Как использовать экспериментальные функции в Chisel3?
Создание ПЗУ DspComplex в Chisel
Стенды Chisel: независимое управление несколькими портами
Любой способ обойти ограничения размера кода JVM, вызванные большим файлом Chisel
Как распечатать или println UInt в долоте?
Как сгенерировать код Verilog с параметризованными модулями в Chisel?
Как расшифровать комментарии в сгенерированном Verilog из chisel?
Похожие вопросы
Операторы if в VHDL: вложенные или множественные условия
Ошибка синтеза Synopsys Synplify Pro при использовании "" "
Как определить пользовательскую ячейку для синтеза списка соединений?
Можно ли в VHDL использовать в циклах FOR переменные, отличные от i, j?
Как синтезировать Rocket-Chip на Vivado?
Что быстрее с точки зрения закрытия по времени, несколько «если» или «если-еще»?
Во время синтеза создаются дополнительные регистры
Проводное ИЛИ не синтезируется
Синтезируемый способ загрузки начальных значений в Verilog
Невозможно выбрать голоса с помощью метода SpeechSynthesizer.SelectVoice ()