module inst();
supply1 sp1;
supply1 sp2;
top top1(.p1(sp1));
top top2(.p1(sp2));
endmodule
Может быть несколько цепочек Supply1 в коде Verilog? Если да, то в чем смысл?
Что касается цифровой логики, нет разницы между питанием 5 В и 3,3 В. Но вы можете дать им отдельные имена для ясности, и вы также можете провести простое моделирование с низким энергопотреблением, установив для некоторых цепей supply1 значение 0. Вы не смогли бы этого сделать, если бы вы удалили только одну цепь supply1.
Добро пожаловать в SO, пожалуйста, прочтите как спросить и отредактируйте свой вопрос