Мультиплексирование VHDL и два выхода
Мне нужна твоя помощь. У меня есть VHDL с вложенным условием, и я хотел бы перерисовать его в схему. Я думаю, мне следует использовать один 2-битный мультиплексор и 4-битный мультиплексор. Есть ли кто-нибудь, кто может мне помочь? Я пробовал погуглить, но не нашел ничего, что могло бы мне помочь.
process (a,b,c,d) begin
y <= '0';
z <= b;
if d='1' then
y <= b;
if a = '0' then
y <= c;
end if;
z <= '1';
else
y <= '1';
z <= d;
end if;
end process;
a, b, c, d - это std_logic в
z, y выходят из std_logic
Добро пожаловать в StackOverflow. Не могли бы вы пояснить ваш актуальный вопрос? Я не понимаю, что вы имеете в виду под «перерисовать в схему». Вы хотите сделать рисунок?
Подскажу: посмотрите на выходные сигналы, z зависит только от состояния сигнала d, а y зависит от состояния двух сигналов (d, a). И дополнительно, как вы можете видеть, сигналы d и a являются управляющими сигналами. Таким образом, z будет выводиться из 2-битного мультиплексора, а y будет выводиться из 4-битного мультиплексора, а d будет переключать 2-битный (2: 1) мультиплексор, а a и d переключить 4-битный (4: 1) мультиплексор.
Это подозрительно похоже на вопрос домашнего задания