Назначить порт SV
Мне интересно, является ли этот синтаксис systemVerilog поведенчески правильным:
module m (input [3:0] in1);
endmodule
module top();
assign inst.in1 = 4'b1010;
m inst (.in1());
endmodule
Я спрашиваю, потому что заметил странный результат при проверке формальной логической эквивалентности. Есть ли другой лучший способ управлять портом экземпляра in1?
Стоит ли изучать PHP в 2023-2024 годах?
Привет всем, сегодня я хочу высказать свои соображения по поводу вопроса, который я уже много раз получал в своем сообществе: "Стоит ли изучать PHP в...
Поведение ключевого слова "this" в стрелочной функции в сравнении с нормальной функцией
В JavaScript одним из самых запутанных понятий является поведение ключевого слова "this" в стрелочной и обычной функциях.
Приемы CSS-макетирования - floats и Flexbox
Здравствуйте, друзья-студенты! Готовы совершенствовать свои навыки веб-дизайна? Сегодня в нашем путешествии мы рассмотрим приемы CSS-верстки - в...
Тестирование функциональных ngrx-эффектов в Angular 16 с помощью Jest
В системе управления состояниями ngrx, совместимой с Angular 16, появились функциональные эффекты. Это здорово и делает код определенно легче для...
Концепция локализации и ее применение в приложениях React ⚡️
Локализация - это процесс адаптации приложения к различным языкам и культурным требованиям. Это позволяет пользователям получить опыт, соответствующий...
Пользовательский скаляр GraphQL
Листовые узлы системы типов GraphQL называются скалярами. Достигнув скалярного типа, невозможно спуститься дальше по иерархии типов. Скалярный тип...
0
1
53
1
Перейти к ответу
Данный вопрос помечен как решенный
Ответы 1
Ответ принят как подходящий
Иерархические ссылки обычно не считаются синтезируемыми.
Если вы хотите ввести константу на вход, вы можете написать
module top();
m inst (.in1(4'b1010));
endmodule
или
module top();
wire [3:0] in = 4'b1010;
m inst (.in1(in));
endmodule
Другие вопросы по теме
Можно ли связать высокие порты всегда высоко за пределами верхнего модуля?
Преобразование структур SystemVerilog в структуры C/C++
Почему пункт «Установить как объект верхнего уровня» неактивен в квартусе?
UVM обеспечивает использование блока синхронизации
Как привести макрос с помощью оператора потоковой передачи
Тестовый стенд умножения матриц дает противоречивые результаты
Непрерывное присвоение свойства класса
Ошибка файла .vcd не найдена, но я использовал код $dump
Вопрос по поведению регистров
Массив буферов в verilog
Похожие вопросы
Могут ли функции Verilog обращаться к переменным, объявленным вне функционального блока?
Регистрируйте приращения дважды в неблокирующем режиме всегда
Почему пункт «Установить как объект верхнего уровня» неактивен в квартусе?
Назначение двум разным проводам бита и его дополнения дает одно и то же значение
Округление абсолютного значения чисел с фиксированной запятой со знаком в Verilog
Тестовый стенд умножения матриц дает противоречивые результаты
Формальная проверка конечного автомата с помощью SymbiYosys не дала ожидаемых результатов
Размещение ввода-вывода — невозможная ошибка в Vivado
Ошибка файла .vcd не найдена, но я использовал код $dump
Модуль Verilog всегда использует регистр по умолчанию при назначении значения на вход
Я отредактировал заголовок! Вопрос в том, корректен ли этот синтаксис с поведенческой точки зрения? т.е. будет ли синтез правильным? ...