Почему пункт «Установить как объект верхнего уровня» неактивен в квартусе?

Я новичок в проектировании оборудования с использованием System Verilog, поэтому пытаюсь скомпилировать очень простой файл: D-триггер. он состоит из следующего кода (взято из https://www.chipverify.com/verilog/verilog-modules):

//examples of module declaration

//here i will make a very simple d flip flop

//declaring a new component that will contain some logic
module dff(input d, input clk, input rstn, output reg q);

always @ (posedge clk) 
begin
if (!rstn)
    q <= 0;
else
    q <= d;
    
end

endmodule

Всякий раз, когда я иду компилировать, я получаю ошибку Error (12007): Top-level design entity "basics_of_verilog" is undefined Это имеет смысл. Поскольку мой модуль «DFF» называется совершенно иначе, чем объект верхнего уровня, который я объявил при создании проекта.

Однако я не могу сделать DFF новым объектом верхнего уровня. Поскольку кнопка, позволяющая это сделать, неактивна. (https://i.sstatic.net/aFfC1.png)

Я никогда такого раньше не видел, может кто-нибудь сказать мне, что именно здесь происходит? Я ломал голову над этим несколько минут.

Я уже пытался найти ошибку в Google, но, похоже, я первый человек в истории человечества, который столкнулся с этой ошибкой (за это я должен получить Нобелевскую премию).