Почему в портмаппингах направление от проекта к тест-стенду, а не наоборот?

При тестировании с помощью тестового стенда в VHDL мы сопоставляем ввод-вывод из тестируемого проекта с вводом-выводом тестового стенда.

Для меня было бы разумно дать вводу нашего проекта некоторые сгенерированные значения из тестового стенда, а затем наблюдать за выводом проекта и проверять, соответствует ли он тому, что мы ожидаем. (Как, например, в модульном тестировании)

Но при определении архитектуры тестового стенда:

architecture behavior of tb is 
  
  signal tb_input : std_logic := '0'; 
  signal tb_output: std_logic := '0';

  -- Component decl. for the Unit under Test (UUT)
  component design_to_test is 
   port (
      input : in std_logic; 
      output: out std_logic);
  end component design_to_test; 

begin 
   -- Here we initiate the UUT
   UUT : design_to_test
      port map ( 
        input => tb_input
        -- this is what I don't understand. Why are we 
           giving the input of our design to the testbench? 
        output => tb_output
        -- this makes sense to me as we have to observe the 
           the output of our design. 
       ); 
       -- main testing 
end behavior; 

Так что, по сути, я не понимаю, как мы используем входные данные тестового стенда. Почему бы нам не определить некоторые входные данные, а затем передать их дизайну для оценки?