Поддерживает ли iverilog «int unsigned» SystemVerilog?
Я пытался смоделировать cvfpu (модуль с плавающей запятой, написанный на SystemVerilog) с помощью iverilog, но компилятор сдавался каждый раз, когда в исходном коде было parameter int unsigned, даже если я добавлял -g2005-sv. Означает ли это, что int unsigned не поддерживается iverilog? И я также буду признателен, если вы расскажете мне, как моделировать коды SystemVerilog, такие как cvfpu, с помощью iverilog (не vcs).
Ответы 1
iverilog не поддерживает все функции SystemVerilog.
Я попробовал тривиальный пример на EDA Playground, используя последнюю доступную там версию iverilog, и он также выдает синтаксическую ошибку. Он использует опцию -g2012 для включения функций SystemVerilog. Пример компилируется без ошибок с другими симуляторами на этом сайте.
Если вы хотите продолжать использовать iverilog, вы можете попытаться связаться с разработчиками, чтобы узнать, доступна ли более новая версия.
В противном случае вам нужно использовать другой симулятор для запуска моделирования с этим синтаксисом.