Как мне установить ограничение задержки между выходом часов в Microsemi Libero® SoC v11.8 SP3 Constraint Editor Tool?
Когда я меняю значение для часов на out delay constraint
:
Verify post layout simulation > Open SmartTime > Constraint Editor > Output Delay > Clock to out delay
Расчет необходимого времени не изменился.
Нет, это не вопрос программирования, но только после написания программы мы ожидаем, что программное обеспечение разработает свое оборудование, а затем мы проверяем все временные характеристики, поэтому мой вопрос связан со статическим временным анализом.
Здесь есть опрос по программированию? Возможно, это принадлежит другому сайту? В вашем вопросе нет VHDL, ваша проблема не видна, и ограничения не являются языком программирования.