Verilog - вывод модуля, остающегося в неизвестном состоянии при моделировании

Когда я пытаюсь смоделировать модуль с помощью редактора Simulation Waveform Quartus Prime, вывод модуля остается в неизвестном состоянии или в безразличном состоянии («X»). Модуль единственный в проекте вместе с файлом .vwf.

Вот модуль:

module pc (input clk, reset_n, branch, increment, input [7:0] newpc,
            output reg [7:0] pc);


parameter RESET_LOCATION = 8'h00;

    initial pc = 8'h00;

    always @(posedge clk or posedge reset_n) begin

        if (reset_n) begin

            pc <= RESET_LOCATION;

        end else begin

            if (increment) begin
                pc <= pc + 1;
            end else if (branch) begin 
                pc <= newpc;
            end 

        end

    end

endmodule

А вот и симуляция: