Есть ли способ предупредить неправильное пересечение домена часов в Chisel3?
Как я прочитал из Долото вики, в одном модуле можно объявить несколько доменов часов.
Но если нам нужно читать/записывать сигнал через два разных тактовых домена, важно управлять метастабильностью (с двойной d-защелкой, асинхронным fifo, ...).
Если мы не справимся с этим, это ошибка дизайна. Есть ли способ попросить долото проверить неправильное пересечение доменов часов в дизайне?
Стоит ли изучать PHP в 2023-2024 годах?
Привет всем, сегодня я хочу высказать свои соображения по поводу вопроса, который я уже много раз получал в своем сообществе: "Стоит ли изучать PHP в...
Поведение ключевого слова "this" в стрелочной функции в сравнении с нормальной функцией
В JavaScript одним из самых запутанных понятий является поведение ключевого слова "this" в стрелочной и обычной функциях.
Приемы CSS-макетирования - floats и Flexbox
Здравствуйте, друзья-студенты! Готовы совершенствовать свои навыки веб-дизайна? Сегодня в нашем путешествии мы рассмотрим приемы CSS-верстки - в...
Тестирование функциональных ngrx-эффектов в Angular 16 с помощью Jest
В системе управления состояниями ngrx, совместимой с Angular 16, появились функциональные эффекты. Это здорово и делает код определенно легче для...
Концепция локализации и ее применение в приложениях React ⚡️
Локализация - это процесс адаптации приложения к различным языкам и культурным требованиям. Это позволяет пользователям получить опыт, соответствующий...
Пользовательский скаляр GraphQL
Листовые узлы системы типов GraphQL называются скалярами. Достигнув скалярного типа, невозможно спуститься дальше по иерархии типов. Скалярный тип...
2
0
91
1
Перейти к ответу
Данный вопрос помечен как решенный
Ответы 1
Ответ принят как подходящий
Не в данный момент. Это нужная, но пока нереализованная функция.
Другие вопросы по теме
Как использовать chisel3.experimental.ChiselEnum в порту ввода/вывода?
Как сохранить все имена переменных в chisel при создании кода Verilog
Как создать экземпляр одного и того же модуля дважды?
Как сгенерировать [ошибку] вместо [информации], увидев неправильное значение в expect()
Chisel3: Как создать регистр без сигнала сброса в RawModule?
Vivado не может распознать двухпортовую оперативную память при использовании SyncReadMem
Какой механизм работает для отображения идентификатора компонента в разработке chisel3
Для представления цикла в Chisel (@Normalization in Float Adder)
Зубило как проверить только одну упаковку
Java.lang.AssertionError: утверждение не выполнено:
Похожие вопросы
ModelSim успешно скомпилирован, но в моем коде неправильное объявление
Проблема с HDLBits: спроектируйте счетчик 1-12 со следующими входами и выходами
Вопрос о срабатывании всегда блокируется
Как заставить использовать python 3 в cocotb?
Verilog - вывод модуля, остающегося в неизвестном состоянии при моделировании
Одновременное назначение сигнала с вектором в VHDL
Verilog - принимать входные данные от нескольких «датчиков», увеличивать «счетчик»
Подход к разработке действительного/готового рукопожатия
Ошибка Verilog HDL: неправильное назначение левой стороны
Почему вычисление двух комплиментов в одном выражении Verilog (т. е. ~ x + 1'b1) дает неправильный ответ?
Хорошо, я добавил запрос на github: github.com/freechipsproject/chisel3/issues/1085