Бесполезная инструкция по тесту?

Эта инструкция действительно кажется бесполезной.

FWIW неявно проверяет, содержит ли r11 действительный указатель, и вызывает исключение, если нет. Это намеренно? Не знаю, вне контекста.

Теперь, когда мы знаем ответ, если бы у JVM было больше времени для анализа окружающего кода, она могла бы использовать mov (%r11), %r9d, потому что r9 вот-вот будет написан другой инструкцией. MOV - это такое же количество байтов кода, но это чистая загрузка без мупа ALU. Это небольшая оптимизация, потому что давление порта ALU здесь почти наверняка не проблема, а современные процессоры x86 сохраняют нагрузку микросредой в один uop с инструкцией ALU на большей части конвейера, поэтому это не снижает пропускную способность интерфейса. .

Но требуется дополнительная запись в планировщике до тех пор, пока загрузка не будет готова, чтобы можно было выполнить ALU uop, и 2 записи ROB на Sandybridge и более ранних версиях Intel. IvyBridge и более поздние версии имеют ROB с объединенным доменом, но SnB имеет буфер ReOrder с несвязанным доменом. Источник: Упоминается в строке таблицы 3 в этом документе: публикации.vpw.me/publications/2015_uop_flow_simulation.pd‌ f. См. Понимание влияния lfence на цикл с двумя длинными цепочками зависимостей для увеличения длины

@PeterCordes Это довольно нелогично и странно. Я всегда думал, что микроплавкие мопы будут оставаться слитыми до тех пор, пока не будут отправлены в порт выполнения. Я дважды проверяю руководство Агнера Фога, они также говорят, что муп будет соединен с RS. Они даже говорят на странице 92, что сохранение записи ROB является преимуществом микрослияния, начиная с PM, что вполне разумно. Вы уверены, что ROB является неиспользуемым доменом до IvyBridge?

@liliscent: Зря я сказал SnB и раньше. Я думаю, что в статье говорилось только о SnB, а не о IvB, и не упоминалось pre-SnB. (И не предоставил никакой информации о том, как именно они пришли к такому выводу, поэтому я не доверяю ему на 100%, но в остальном это похоже на хорошую статью.) Да, я думаю, что у семейства P6 есть ROB с объединенным доменом. SnB упростил внутренний формат uop (отсюда снятие ламинирования режимов индексированного адреса), поэтому эксперименты с несвязанным ROB правдоподобны, а затем возврат к ROB с объединенным доменом для IvB после выяснения того, как или просто обнаружив, что это не стоит того компромисс.

@liliscent: Как показал мой ответ на Понимание влияния lfence на цикл с двумя длинными цепочками зависимостей для увеличения длины (сноска 2) с экспериментальными результатами из SKL и Conroe / Merom, семейство P6 имеет RS слитного домена, но Skylake имеет RS с незадействованным доменом, где каждый отправляемый uop принимает отдельный Вход. Хорошо заметный гайд по uarch Агнера Фога ошибается в том, что RS является слитным доменом, когда он описывает это в разделе HSW / BDW. Думаю, я пропустил это и всегда предполагал, что RS - это неиспользуемый домен перед тестированием.

@PeterCordes Я думаю, что вы правы, особенно после прочтения связанного ответа. Должно быть какое-то изменение в SnB. Описание микрослияния в Anger Fog слишком расплывчато для более поздних, они, кажется, просто заявляют, что SnB - SKL точно такие же, как PM, без особых подробностей.

@liliscent: Я думаю, что у Агнера не было столько времени, чтобы посвятить тестирование материалов для HSW / SKL, как раньше. Он проделал большую работу по выяснению uop-cache Sandybridge, но некоторые вещи HSW / SKL, к сожалению, просто неправильно скопированы. И да, он может пропустить изменения, которых никто не ожидал! например Он подсчитал uops, проверяя, как они упаковываются в uop-cache, а не с помощью счетчиков производительности для слитого / нераспределенного домена, поэтому он полностью пропустил ламинирование в семействе SnB и не смог воспроизвести мои результаты на Микро-слияние и режимы адресации