Могут ли функции Verilog обращаться к переменным, объявленным вне функционального блока?

Могут ли функции Verilog обращаться к переменным, объявленным вне функционального блока?

Короткий ответ: Да

Почему?:

Каждый модуль создает область действия; переменная externalVariable находится в области модуля TestModule.
Поэтому externalVariable доступен конструкциям Verilog в той же области видимости.

Я бы рассмотрел возможность добавления аргументов и переменных по мере необходимости для локализации поведения и объявления хранилища функции как automatic. Хранилищем по умолчанию для функций является статическое (общие переменные).

Объявление функции automatic делает ее реентерабельной, вызывает динамическое выделение памяти при каждом ее вызове, а не совместное использование переменных между различными вызовами задачи.

Объявление автоматической функции выглядит так

function automatic [7:0] myFunction;

Дополнительную информацию см. в разделе 10 «Задачи и функции» стандарта IEEE 1364-2005 (последняя спецификация Verilog).

Этот пост может оказаться вам полезным в отношении Область действия модуля переменных Verilog

Я не знаю, какой симулятор вы используете, но ваш код не скомпилировался, когда я использовал коммерческие симуляторы на www.edaplayground.com
Я получаю ошибку

design.sv, 20
  Net type cannot be used on the left side of this assignment.
  The offending expression is : Out
  Source info: Out <= myFunction(1);

То есть часть Out должна измениться с:

output Out

к

output reg Out   

По умолчанию для outputs используется тип wire, и wires нельзя управлять из блока always в Verilog.

Вы также можете изменить расширение файла на .sv, вызвав таким образом компилятор SystemVerilog. В SystemVerilog используйте команду logic вместо wire/reg, и инструмент сделает правильное действие и освободит вас от правил wire/reg.

Функция или задача, безусловно, могут ссылаться на сигналы, объявленные вне ее. Но есть одна вещь, с которой вам следует быть осторожным, — это чувствительность к комбинационной логике. Если вместо этого вы попытаетесь использовать непрерывное присваивание, например

assign someWire = myFunction(someIn);

или

always @(*) someReg = myFunction(someIn);

Тогда симуляция вызывает myFunction только тогда, когда someIn меняет свое значение, а не когда изменяется externalVariable.

SystemVerilog решает эту проблему с помощью блока alway_comb. Он встраивает все вызовы функций и делает процесс всегда чувствительным ко всем изменениям внешних переменных.

Если вы говорите о Verilog, правила области действия определены в 1364-2005 12.7. SystemVerilog, возможно, внес некоторые незначительные изменения, но, скорее всего, нет, поскольку это могло бы что-то сломать. В правилах указано, что

Если на идентификатор ссылаются напрямую (без иерархического пути) внутри задачи, функции, именованного блока или блока генерации должно быть объявляется либо внутри задачи, функции, именованного блока, либо генерируется блокировать локально или внутри модуля, задачи, функции, именованного блока или сгенерировать блок, который находится выше в той же ветви дерева имен, что и содержит задачу, функцию, именованный блок или блок генерации.

Таким образом, внутри функции вы можете напрямую ссылаться на что-то, объявленное во включающем модуле.

Стоит ли вам это делать? Вам решать. Если у вас есть опыт программирования, вы, вероятно, предпочли бы умереть первым. Функции предназначены для инкапсуляции функциональности; привлечение произвольных вещей извне нарушает это. Это также делает функцию «нечистой», что не является концепцией в Verilog, но, вероятно, является причиной того, что вы не можете делать причудливые вещи во время компиляции в Verilog (например, такие вещи, как предварительное вычисление коэффициентов фильтра, что распространено среди других ЛПВП и наблюдается на протяжении десятилетий). SystemVerilog добавил концепцию чистых функций, так что, возможно, они это исправили.

Интересно, что если вы используете иерархический идентификатор, вы можете получить доступ ко всему, что захотите, где угодно. Опять же, хорошо это или плохо, решать вам, но не делайте этого в синтезируемом коде. Он может быть фантастически полезен в тестовых стендах, и я широко использую его в коде, который компилируется для создания Verilog. Интересно, что невозможность использовать подобные иерархические идентификаторы в An Other HDL всегда была серьезным недостатком, на исправление которого уходили годы.