VHDL Счетчик импульсов за одну секунду и за одну минуту

При написании VHDL у вас есть сам объект, который вы хотите написать, и «тестовый стенд» для этого объекта. Testbench — это еще один объект VHDL, единственная цель которого — выступать в качестве тестовой среды для объекта, который вы хотите написать. Без тестового стенда вы в конечном итоге задаете подобные вопросы по SO, потому что у вас нет возможности проверить себя, делает ли ваш проект то, что он должен делать.

Часть вашей попытки, которая генерирует тактовый сигнал, принадлежит объекту тестового стенда, поскольку в реальном примере тактовый сигнал подается некоторым генератором в FPGA/ASIC, где реализован ваш проект VHDL. В объекте тестового стенда вы только моделируете существование этих часов. Такие утверждения, как «период: время:= 1000 мс/частота»; и «часы <= ‘0’,’1’ после периода/2;» не будет синтезироваться, поскольку больше не существует понятия «1000 мс», если вы захотите реализовать это в FPGA/ASIC. (синтезируемый VHDL — это подмножество легального VHDL. В тестовых стендах вы можете использовать все, что является легальным VHDL, поскольку оно никогда не будет реализовано на устройстве. Для тестируемого объекта вам следует придерживаться синтезируемого VHDL)

Вы должны начать с двух отдельных файлов. Тестовый стенд и ваш счетчик импульсов

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity my_counter_tb is
end entity;

architecture rtl of my_counter_tb is
  constant frequency: integer:= 1000;
  constant period: time:= 1000 ms/frequency;
  signal clock : std_logic := '0';
  signal Pulse_in : std_logic;
  signal Pulse_sec, Pulse_min : std_logic_vector(15 downto 0);
begin

 label_that_is_not_clock_since_clock_is_already_a_signal: process
 begin 
   clock <= '0','1' after period/2;
   wait for period;
 end process;

pulsecounter_inst: entity work.PulseCounter
  port map (
    Pulse_in  => Pulse_in,
    Clock     => Clock,
    Pulse_sec => Pulse_sec,
    Pulse_min => Pulse_min
  );

-- write a process here that does something with Pulse_in 

end architecture;

и

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity PulseCounter is
  port(Pulse_in: in std_logic;
       Clock: in bit;
       Pulse_sec, Pulse_min: out integer range 15 to 0);
end entity;

architecture rtl of PulseCounter is
  begin

  -- your counter implementation

end architecture;

Затем вы подключаете эти два файла к какому-нибудь симулятору VHDL и можете самостоятельно протестировать поведение вашего VHDL-проекта, выяснить, где находятся синтаксические ошибки и так далее. (Например, Modelsim, ghdl, Questa, Aldec, edaplayground,... все, что используется в вашем классе)

Несколько очевидных проблем с вашим кодом выше:

• вставьте пробел между 1000 и «мс»
• Диапазон целых чисел от 15 до 0 означает, что вы можете иметь целые числа макс. 15. На самом деле вам нужен сигнал размером 16 бит (std_logic_vector(15 до 0))
• ваш процесс должен иметь часы в списке чувствительности, и я бы выбрал if (rising_edge(lock)) then .. потом
• вы не можете читать из Pulse_sec, так как это выход (Pulse_sec = Pulse_sec + 1; не будет работать)
• избегайте переменных. Нет никакой причины, по которой «секунды» должны быть здесь переменной. Как правило, новички не используют переменные, если вы точно не знаете, зачем они вам нужны.